尽早考虑功耗
　　 
　　您在设计的早期阶段做出的功耗决定影响最大。决定采用什么元件对功耗具有重大意义，而在时钟上插入一个BUFGMUX 则影响甚微。对功耗的考虑越早越好。

恰当的元件
　　 
　　并不是所有元件都具有相同的静止功耗。根据普遍规则，器件工艺技术尺寸越小，泄漏功耗越大。但并不是所有工艺技术都一样。例如，对于 90 nm 技术来说，Virtex-4 器件与其他 90 nm FPGA 技术之间在静止功耗方面存在显著差异， 然而，在静止功耗随工艺技术缩小而增加的同时，动态功耗却随之减小，这是由于较小的工艺有着更低的电压和电容。考虑好哪种功耗对你的设计影响更大——待机（静止）功耗还是动态功耗。
　　 
　　除通用切片逻辑单元外，所有Xilinx器件都具有专门逻辑。其形式有块 RAM、18×18 乘法器、DSP48 块、SRL16s，以及其他逻辑。这不仅在于专门逻辑具有更高的性能，还在于它们具有更低的密度，因而对于相同的操作可以消耗较少的功率。评估您的器件选项时，请考虑专门逻辑的类型和数量。
　　 
　　选择适当的 I/O 标准也可以节省功耗。这些都是简单的决定，如选择最低的驱动强度或较低的电压标准。当系统速度要求使用高功率 I/O 标准时，计划一个缺省状态以降低功耗。有的 I/O 标准（如 GTL/+）需要使用一个上拉电阻才能正常工作。因此如果该 I/O 的缺省状态为高电平而不是低电平，就可以节省通过该终接电阻的直流功耗。对于 GTL+，将50Ω终接电阻的适当缺省状态设置为 1.5V，可使每个 I/O 节省功耗 30 mA。

数据使能

　　当总线上的数据与寄存器相关时，经常使用片选或时钟使能逻辑来控制寄存器的使能。进一步来说，尽早对该逻辑进行“数据使能”，以阻止数据总线与时钟使能寄存器组合逻辑之间不必要的转换，如图 1 所示。红色波形表示原设计；绿色波形表示修改后的设计。

　　另一种选择是在电路板上而不是在芯片上进行这种“数据使能”。以尽可能减小处理器时钟周期。此概念是使用 CPLD 从处理器卸载简单任务，以便使其更长时间地处于待机模式。
　　 
　　让我们来看一个在状态 7 和状态 8 之间频繁进行状态转换的状态机。如果您为该状态机选择二进制编码，将意味着对于每次状态 7 和状态 8 之间的状态转换，将有四位需要改变状态，如表 1 所示。如果状态机采用格雷码而不是二进制码来设计，则这两个状态之间的转移所需的逻辑转换的数量将降至仅一位。另外，如果将状态 7 和 8 分别编码为 0010 和 0011，也可以达到同样的效果。

　　时钟管理
　　 
　　在一个设计的所有吸收功耗的信号当中，时钟是罪魁祸首。虽然一个时钟可能运行在 100 MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为 12% ~ 15%）。此外，时钟的扇出一般也比较高——这两个因素显示，为了降低功耗，应当认真研究时钟。
　　 
　　 如果设计的某个部分可以处于非活动状态，则可以考虑使用一个 BUFG-MUX 来禁止时钟树翻转，而不是使用时钟使能。时钟使能将阻止寄存器进行不必要的翻转，但时钟树仍然会翻转，消耗功率。不过采用时钟使能总比什么措施也没有强。
　　 
　　隔离时钟以使用最少数量的信号区。不使用的时钟树信号区不会翻转，从而降低该时钟网络的负载。仔细布局可以在不影响实际设计的情况下达到此目标。
　　 
　　对 FPGA 显然也可以使用同一概念。虽然 FPGA 不一定拥有待机模式，但使用一个 CPLD 中途栏截总线数据并有选择地将数据馈送到 FPGA 也可以省去不必要的输入转换。
　　 
　　CoolRunner-II CPLD 包含一种称为“数据门控”的功能，可以禁止引脚上的逻辑转换到达 CPLD 的内部逻辑。该数据门控使能可通过片上逻辑或引脚来控制。

状态机设计
　　
　　根据预测的下一状态条件列举状态机，并选择常态之间转换位较少的状态值。这样，您就能够尽可能减少状态机网络的转换量（频率）。确定常态转换和选择适当的状态值，是降低功耗且对设计影响较小的一种简单方法。编码形式越简单（一位有效编码或格雷码），使用的解码逻辑也会越少。