1 终端组成及工作原理

数字化终端是机载天线系统中应答机的重要组成部分，他接收视频信号，经过判断处理后，根据不同的工作状态，完成脉冲应答测距和指令数据接收双重功能。

1．1 终端组成

终端由同步检测电路、时间基准提取电路、视频处理电路、延迟电路、应答脉冲产生器、信号处理及控制电路、灵敏度及功率遥测电路组成。

1．2 工作原理

终端采用了高速信号处理器(DSP)、现场可编程门阵列(FPGA)及数据存储器(NVRAM)等芯片实现其功能。其原理框图如图1所示。

具体实现过程如下：

视频信号通过比较器整形后送人脉冲鉴别电路进行脉冲鉴宽及测距时间基准提取。指令处理过程是将控制设备送人的4位地址与4位密钥合成8位地址，用(20，8)线性分组编码得到20位编钨信息，此编码信息存放在固定的内存中。 然后对识别脉冲进行判别，当机载天线的应答机工作在应答方式时，只需对后面的20位地址码进行采样、解码，再与固定内存中的20位地址按位比较，以产生地址选通脉冲给应答脉冲产生器，该脉冲与控制设备送来的跟踪状态信号一起控制应答脉冲产生器是否转发应答延迟脉冲给ASK调制器。

当应答机工作在指令传送方式时，需对后面的155位码字进行采样、解码及RS纠检错译码，得到70位信息码，将其前20位地址码与固定内存中的20位本地码进行比较，在地址相同的前提下，对指令代码进行判别后送控制设备。另一方面，将RS译码后得到的信息码存人数据存储器，以便事后进行误码率分析。 功率及灵敏度遥测指示则用可重触发的单稳态电路来实现。用检测脉冲触发单稳触发器，其输出端产生一个具有恒定宽度的脉冲，在该宽度内，如有检测脉冲重复触发单稳触发器，则输出脉冲幅度可继续保持(反之，输出脉冲幅度降为0)，即得到稳定的电平输出指示信号。

2 关键技术及性能分析

2．1 同步检测

(1)信号格式

同步脉冲及基准脉冲的时间关系如图2所示。

(2)同步脉冲提取及抗干扰措施

由于系统采用了随机突发数据传输方式，因此快速建立同步是可靠接收数据的前提。该终端采用高速异步采样和相关匹配技术实现突发数据的快速同步。由于解调后送人终端的视频信号中伴有噪声、毛刺等干扰信号，要想滤除干扰信号保留真实信号，还必须同时进行抗干扰处理。

视频信号先通过比较器进行波形整形，由于在信号电平很小时基带信号和噪声信号电平较接近，为避免丢失基带信号，比较器的门限电平不能选择过高，适当的选择门限电平可滤去部分噪声信号。

利用终端晶振提供的20MHz时钟对整形后的信号进行高速采样，将得到的同步信号送人脉冲鉴别电路，该电路由触发器、计数器构成，能起到很好的抗干扰作用，他可以将脉宽小于规定值的毛刺和脉冲过宽的大部分干扰信号滤除，而只允许真实信号通过。

(3)同步性能分析

提取同步脉冲的目的是快速为应答时延和指令数据传输提供时间基准。由于系统要求同步尽可能的简单，又要具有一定的抗干扰能力，因此给同步的提取带来了一定的难度。

在高信噪比的条件下，非相干ASK的误比特率几可表示为：Pb 1/2-r/4

其中：r为信道输出信噪比。

同步脉冲的正确检测概率PD同可表示为：

PD同＝(1一P b ) 4 1-4P b

同步脉冲的正确检测概率如表1所示。

由表1可看出，当接收信号电平达一35dBm时，同步脉冲的性能完全可以满足指标要求。

2．2 测距性能分析

为保障应答机时延的准确性，需要根据应答机的固有时延测量结果修正应答延时，用FPGA实现延迟转发的延时修正比采用其他延迟线更方便灵活。在FPGA中可以根据需要方便改变延迟时间的长短。

终端模块引入延时误差的主要因素有：延迟时间的不确定性，时间基准脉冲提取等引入的误差。

(1)延迟时间的不确定性

应答延迟可采用多种不同的延迟方法，该终端电路中采用填充高频脉冲的计数方法，即当计数值满足下式时，将产生一个溢出脉冲去触发应答信号产生电路。

计数值×T0(计数高频脉冲周期)＝应答延迟时间

计数器的土1误差将会引起应答延迟误差，当计数高频脉冲的重复频率为20MHz时，引入的时间延迟误差τ1为：

△τ1=T0=三石-亏；= 50ns

(2)时间基准脉冲提取误差

门限电平的变化(如随温度变化)将引起时间基准脉冲前沿抖动，该抖动所引入的时延误差为：

△τ2=τ前·AU

其中：U为判决门限电平，／xU为门限电平的变化。

当τ前=0．1μs，△U／U＝20％时，△τ2＝20ns。

(3)门触发延迟抖动误差

检波后的视频信号通过视频处理、检测门限判决、延迟电路、信号产生电路等，要通过多级门电路，触发延迟变化也会引入应答延迟误差，据经验取△τ3=20ns。

(4)终端总时延误差

2．3 纠检错译码

该终端采用的是RS(31，15)纠错译码(码中包含15个数据字符和16个纠错监督字符，可纠正8组40b错误或检出16组80b错误)，将得到的信息码再进行(75，70)检错译码，把纠错译码未能纠正(超过了纠错能力)的错误数据检测出来，以便重新接收新数据(纠检错译码后的误码率计算从略)。

为保证系统低误码率和指令的高可靠传输，该终端采用了分组码和RS码级联纠检错译码方案，通常的译码算法比较复杂，译码时间较长，为保证实时性，在译码算法上使用了许多变通处理方法。如对RS码的对数、反对数事先计算并以合理的格式存贮，将许多计算放在初始化时完成，提高了译码速度。纠检错译码由软件编程来完成。

3 终端硬件实现及软件分析

3．1 硬件实现

该终端采用了高速信号处理器DSP、大规模现场可编程门阵列FPGA、数据储存器NVRAM以及RS422等芯片实现。硬件结构如图3所示。

其中高速数字信号处理器TMS320F206主要完成中心控制、RS纠检错编译码、识别脉冲判别和传输数据格式生成等功能。该芯片内部具有2套分别独立的程序储存器总线和数据存储器总线，使其处理能力得到最大程度的优化，能满足实时处理的要求。 大规模现场可编程门阵列FPGA主要完成脉冲鉴宽、测距时间基准、同步、信息码采样时钟提取和应答脉冲产生等功能。该芯片既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性，因此能满足小型化、集成化和高可靠性的要求。数据存储器NVRAM用来保存指令数据，掉电后数据不会丢失，可事后进行数据检验及误码率分析。RS422芯片实现TMS320F206与控制设备的数据传输。

3．2 软件分析

该终端软件由主程序、串口通讯子程序和指令处理子程序组成。主程序完成变量初始化，开中断，然后循环等待中断。其流程如图4所示。

串口通讯子程序完成地址接收，地址编码后存人内存中。其流程图如图5所示。

经过调试及运行，表明终端的硬件电路设计合理，软件亦能够较好地实现设计功能，证明该方案是可行的。指令处理子程序是中断程序，其流程如图6所示。

4 结 语

机载天线的应答机作为飞行器载设备，要求设备轻型化，低功耗，可靠性高。利用数字化技术和软件技术，实现其设备的多功能综合是满足该技术发展要求的必然趋势。在本系统中，通过采用纠、检错快速译码和突发数据传输的快速同步等技术，使得数字化终端具有同步时间短，抗干扰功能强，数据传输安全、保密、误码率低，应答延时稳定等特点，综合实现了脉冲应答测距及指令接收双重功能，同时也为其在同类天线系统的使用提供了参考。