1 引言
处理高速电子系统的信号完整性问题一直是比较难于处理的，特别是越来越多的芯片的工作频率超过了100M赫兹，信号的边沿越来越陡（已达到ps级），这些高速器件性能的提高更增加了系统设计的难度。同时，高速系统的体积不断减小使得PCB板的密度迅速提高。信号完整性问题已经成为新一代高速产品设计中越来越值得注意的问题。
信号完整性问题的产生
信号完整性（SI）是指信号电路中以正确的时序和电压作出响应的能力，从广义上讲，信号完整性问题表现为反射、串扰、地弹和延迟等。
反射
反射现象的原因是信号传输线的两端没有适当的阻抗匹配，信号的功率的一部分经传输线传给了负载，另一部分则向源端反射，布线的几何形状、不适当端接，经过连接器的传输及电源平面不连续等因素均会导致信号反射。
串扰
信号串扰是没有电气连接的信号线之间的感应电压和感应电流产生的电磁耦合现象，这种耦合使信号线起到天线的作用，其电容性耦合引发耦合电流，感性耦合引发耦合电压，并且随着时钟速度的升高和设计尺寸的减小而加大，由于信号线上的交变信号电流通过时，会产生交变磁场，处于磁场中的其他信号线会感应出信号电压，在低频段，导线间的耦合可以建立为耦合电容模型；在高频段，可以建立为LC集中参数导线和传输线模型。另外，PCB板层的参数，信号线间距、驱动端和接受端的电气特性以及信号线端接方式对串扰都有一定的影响。
地弹
主要是源于电源路径以及芯片封装所造成的分布电感的存在。当系统的速度愈快，同时转换逻辑状态的I/O引脚个数愈多时，会产生较大的瞬态电流，导致电源线上和地线上电压的波动和变化，这就是平时所说的接地反弹。接地反弹噪声会造成系统的逻辑运作产生误动作。
延迟
延迟是指信号在PCB板的导线上以有限的速度传输，信号从发送端到达接受端的传输延迟，信号的延迟会对系统的时序产生影响，在高速数字系统中，传输延迟主要取决于导线的长度和导线周围介质的介电常数。
确保信号完整性的方法
改善反射
反射是产生干扰的几个重要来源之一。为改善因线路的阻抗不匹配而造成反射的现象，可以选择采用布线拓扑和终端匹配的方法。
利用适当的布线拓扑法来改善反射现象，通常不需要增添额外的电子元件。常见的布线拓扑法有：树状法，菊链法、星状法和回路法，如图1所示，其中树状法是最差的布线法，它所造成的反射量最大，易产生额外的负载效应和振铃现象，菊链法是比较好的布线法，适合于地址或数据总线以及并联终端的布线；星状法适合串联终端的布线，但条件是输出缓冲器（驱动器）必须是低输出阻抗并具有较高的驱动能量，回路法基本与菊链法类似，但是回路法会耗费较多的回路面积，对于共模噪声的免疫能力较差。
除了布线拓扑法，为克服反射现象的干扰，中断匹配是最有效的方法，传输线的特性阻抗一般是定值。对于CMOS电路而言，信号驱动端的输出阻抗比小，而接收端的输入阻抗比较大，可以在信号最后的接收端匹配一个电阻，这样匹配和接收端并联的结果就可以和传输线的特性阻抗相匹配了，信号的性能得到了比较好的改善。
解决串扰
电路设计中，通常感性串扰要比容性串扰大，所以可以重点考虑导体间的互感问题，两导体间的感性串扰系数C可以通过下式得出：
其中，常数K取决于信号的建立时间和信号线的干扰长度（平行长度），H为信号线到平板地层的距离，D为2条干扰线的中心距离，K值的计算十分复杂，但由于它总是小于1，所以串扰系数的最坏情况为：
由上面两式可知，减小串扰的主要途径有：尽可能的增大线间距离（增大D），尽可能的将信号线靠近地层（减小H），减小2条线的平行长度（减小K值）。从实际的角度出发，最可行的方法是增大线间距离。
抑制接地反弹
要抑制接地反弹的影响，首先是减小封装的分布电感，其次，是采用分布电感较小的封装技术，表面贴片式封装通常比DIP封装的接地反弹低30％，然后是降低印刷电路板端的分布电感量。由于电感与导体的长度成正比，与宽度成反比。所以在高速数字系统中容易出现反弹，可以在里层摆放一个或一个以上的接地层，接地层面积宽广，可以减少其地端回路的电感量。另外，电路设计时应尽可能避免让某个逻辑门驱动太多的负载。因为在数字电路中，若有多个并联的逻辑装置，总输入电容是每个逻辑装置的输入电容之和。
视频分配器信号完整性分析
当把一路输出视频信号提供给多台视频设备使用时，就要考虑使用VGA视频分配器，其实现方式主要有晶体管放大驱动多路输出和集成芯片视频分配器两种。由于前者电源电压低，电电路的动态范围小，且高频衰减较大，只能用在对这两方面要求不高的场合，因此，为使所设计的分配器能够实现高保真传输，本文采用集成芯片作为视频驱动。
采用15针VGA母插头作为视频信号输入输出接口，信号经过VGA插头后，分为行、场及R、G、B信号分别输出。行、场信号经过晶体管放大至输出端，R、G、B信号经集成芯片MAX4020视频放大器驱动和终端滤波网络滤波后送至输出端，如图2所示。
MAX4020是单位增益放大器，＋5V电源驱动，输出电流可达120mA。在VGA分配器的设计中，信号完整性最突出的问题就是阻抗匹配，理想传输线L被内阻为R0的数字信号驱动源Vs驱动，传输线的特性阻抗为Z0，负载阻抗为RL，如图3所示，如果终端阻抗（B点）跟传输线阻抗（A点）不匹配，就会形成反射，反射回来的电压幅值由负载反射系数ρL决定，ρL可由下式得出：
ρL＝（RL－Z0）/（RL＋Z0）
从终端反射回的电压到达源端时，可再次反射回负载端，形成二次反射，此时反射电压的幅值由源反射系数ρs决定，ρs可由下式得出：
ρs＝（R0－Z0）/（R0＋Z0）
由上式可知，只要匹配电路的设计满足源端阻抗R0等于传输线的特性阻抗Z0，或者负载阻抗RL等于传输线的特性阻抗Z0即可。
在实际的电路设计中一般都采用源端阻抗等于负载端阻抗的端接匹配方式，在负载端加入一个下拉到地的电阻在实现匹配。由于系统阻抗负载为75欧姆。芯片输出电阻为8欧姆，因此，只要在源端串联一个67欧姆的匹配电阻RTO即可。所插入的串行电阻阻值加上驱动源输出的输出阻抗应大于等于传输线阻抗（轻微过阻尼），这种匹配方式使源端反射系数为零，从而抑制了从负载反射回来的信号，其优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。实际调试中得到的图像无重影、雪花，但稍有偏暗。原因是采用此端接方式，源端匹配电阻在输出电路中分压，从而导致图像显示偏暗。
对电路做如图4所示的配置：在反馈端加一个接地电阻RG，从而放大电路的驱动电压，设计当中要注意反馈电阻RF和输入电阻RG的阻值选择要符合系统配置。阻值过大会增加电压噪声，影响放大器的输入容量，从而产生不必要的零极点，降低带宽甚至产生振荡，调试结果：图像显示与输入相同。
仿真分析
在现代高速电路设计中，仿真分析工具能够给设计者反馈准确、直观的设计结果，便于提早发现隐患，及时修改，缩短设计时间，降低设计成本。
BoardSim是HyperLynx公司开发的仿真工具，BoardSim用于布线以后快速地分析设计中的信号完整性、电磁兼容性和串扰问题，生成串扰强度报告，区分并解决串扰问题，电路在没有进行阻抗匹配以及进行阻抗匹配后的仿真结果如图5所示。可以看到，没有进行阻抗匹配的电路示波器中接收端的电压波形有很大的过冲和下冲，这样在接收端IC每个周期将会受到一个非常陡的时钟信号，而且这样的波形将会引起很强的电磁辐射。而进行匹配的电路经仿真发现信号万这写问题得到了很好的解决。
结语
本文分析了高速电路设计中的信号完整性问题，提出了改善信号完整性的一些措施，并结合一个VGA视频分配器系统的设计过程。具体分析了改善信号完整性的方法，实践证明，正确的电路设计结合合理的建模仿真是解决高速系统设计中信号完整性问题的有效措施。