摘要：介绍了静态时序分析在数字集成电路设计中的应用，并以１００Ｍ以太网卡芯片设计为例，具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。
关键词：静态时序分析 １００Ｍ以太网卡 数字电路 约束 应用
集成电路自诞生以来，正如莫尔定律所预言的一样，每隔１８个月集成度就翻一番。目前的集成电路设计已经由早期的几十μｍ减小到０．１５μｍ，进入到了深亚微米级。在器件的特征尺寸降到深亚微米级的同时，器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小，而互连线所引起的延迟在整个单元延迟中所占的比例越来越大，因而时序不收敛是深亚微米集成电路设计中最常见的问题。在深亚微米集成电路设计中，传统的分析方法使前端的逻辑设计与后端的物理设计很难保持一致。在逻辑设计中，仿真分析后功能和时序都正确的网表，却由于布线设计后芯片空间和连线的限制，造成互连引线延迟与逻辑设计中使用的模型不一致，使得时序不再满足约束要求，导致逻辑设计和物理设计循环不收敛，从而使设计周期大大加长。因此，传统的分析方法在复杂的ＳＯＣ设计面前，显得无能为力，而成为整个设计流程中的瓶颈。
在这种情形下，静态时序分析应运而生，它不仅可以根据设计规范的要求对设计进行检查，同时还能对设计本身做全面的分析。静态时序分析是相对于动态时序分析而言的。动态时序分析时不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；而静态时序分析，可以方便地显示出全部路径的时序关系，因此逐步成为集成电路设计签字认可的标准。
本文以１００Ｍ以太网卡芯片的设计为基础，以静态时序分析工具ＰｒｉｍｅＴｉｍｅ为参考工具，以Ｖｅｒｉｌｏｇ语言为参考硬件描述语言探讨１００Ｍ以太网卡芯片设计中的静态时序分析流程及其时序问题。
１ １００Ｍ以太网卡的结构
１００Ｍ以太网卡是一块高集成度的快速以太网控制器，它支持ＩＥＥＥ８０２．３和８０２．３ｕ协议及ＰＣＩ ｖ２．２总线接口协议，还支持１０Ｍ／１００Ｍ自适应功能。此芯片包括ＰＣＩ接口模块、两个２ＫＢ的ＦＩＦＯ模块、发送ＤＭＡ控制模块、接收ＤＭＡ控制模块、ＩＥＥＥ ８０２．３协议规定的ＭＡＣ模块和１０／１００Ｍ 集成物理层（ＰＨＹ）模块。此外，还提供了ＥＥＰＲＯＭ接口和扩展ＢｏｏｔＲＯＭ接口。从整体来看，它是包含数字电路和模拟电路的混合型集成电路芯片。它采用的是０．２５μｍ工艺，四层金属层。图１是该１００Ｍ以太网卡的结构框架图。
２ １００Ｍ以太网卡设计的静态时序分析
１００Ｍ以太网卡芯片的时钟关系如图２所示。ｐｍａｐｍｄ是网卡芯片物理层的模拟电路部分，ｄｉｇｉｔａｌ是网卡芯片物理层的数字电路部分，ｃｏｒｅ则是指网卡芯片除物理层之外的部分。纯模拟模块ｐｍａｐｍｄ通过晶振产生五个时钟：ｆ１２５ｍ、ｆ２０ｍ、ｆ５０ｍ、ｔ１００ｒｘｃ、ｔ１０ｒｘｃ提供给ｄｉｇｉｔａｌ；ｄｉｇｉｔａｌ提供ＰＲＸＣ、ＰＴＸＣ、ｃｌｋ＿１０Ｈｚ；ｃｌｋ＿１ｋＨｚ四个时钟给ｃｏｒｅ模块。ｐｃｉ＿ｃｌｋ是外部时钟，通过ＰＣＩＰＡＤ提供给ｄｉｇｉｔａｌ和ｃｏｒｅ；同时，ｐｃｉ＿ｃｌｋ还通过一个ＰＣＩｂｕｆｆｅｒ产生一个与ｐｃｉ＿ｃｌｋ相位不同但频率相同的时钟ＰＡＤＣＬＫ提供给ｃｏｒｅ。
由于该１００Ｍ以太网卡芯片比较复杂，同时还要满足一些特殊的功能需要，所以在该网卡的设计过程中存在许多时序分析问题需要解决。首先，该网卡的大部分ＰＡＤ都是双向的。在有些模块中，外部输入输出接口的时序限制是参照内部时钟进行限定的。其次，为了省电，在该网卡内部设有许多选通时钟Ｇａｔｅ Ｃｌｏｃｋ和内部时钟，多个时钟之间的信号连接会带来相应的麻烦。
图３是１００Ｍ以太网卡静态时序分析流程图。
２．１ 时钟的定义
在静态时序分析中，时钟的定义是设定限制的最重要的一个步骤，因为静态时序分析本来就是基于时序进行分析的，而绝大多数的时序路径的计算又都是以时钟为基础的。所谓时钟定义是指对于设计中所用到的时钟设定名称、周期、相位、占空比。在Ｐｒｉｍｅｔｉｍｅ中用如下命令来实现：
ｃｒｅａｔｅ＿ｃｌｏｃｋ －ｎａｍｅ ＮＡＭＥ －ｐｅｒｉｏｄ Ｐ －ｗａｖｅ ｒｉｓｉｎｇ＿ｔｉｍｅ ｆａｌｌｉｎｇ＿ｔｉｍｅ ｏｂｊｅｃｔ＿ｎａｍｅ
由于１００Ｍ以太网卡芯片的门数较多，时钟关系也比较复杂，所以对不同关系的时钟，定义方法也不一样。图４给出三个不同关系的时钟。
(１)ＣＬＫ１和ＣＬＫ２有两种关系：一种是ＣＬＫ１和 ＣＬＫ２来自网卡外部毫无联系的晶振，其相位关系是不确定的。根本无法通过Ｐｒｉｍｅｔｉｍｅ正确地检查它们之间的时序关系，但是可以正确地检查单独经过ＣＬＫ１或是ＣＬＫ２的路径的时序。另一种是ＣＬＫ１和ＣＬＫ２是频率不一致的时钟，例如通过ＲｘＤＭＡ控制写ＲｘＦＩＦＯ和读ＲｘＦＩＦＯ的时钟频率是不一样的，ＭＩＩ通过ＲｘＤＭＡ控制写ＲｘＦＩＦＯ的频率为２５ＭＨｚ而ＰＣＩ通过ＲｘＤＭＡ控制读ＲｘＦＩＦＯ的频率是３３ＭＨｚ。对于这样的异步设计，一般不是通过Ｐｒｉｍｅｔｉｍｅ的报告保证其时序关系，而应该在写代码时就必须保证该部分的时序关系正确。所以若碰到这种情况，做静态时序分析时一般要进行如下处理；
ｓｅｔ＿ｆａｌｓｅ＿ｐａｔｈ －ｓｅｔｕｐ－ｆｒｏｍ ＣＬＫ１ －ｔｏ ＣＬＫ２
(２)ＣＬＫ３是由ＣＬＫ１通过组合逻辑产生的，其相移就是这些组合逻辑的延时，经过第一遍综合之后，该延时便可从时序报告中得出，这样就可以根据此延时对这两个时钟的关系给出正确的设定。在Ｐｒｉｍｅｔｉｍｅ中有以下两种方法可以设定：
一种方法是分别定义时钟ＣＬＫ１和ＣＬＫ３，并将其ｒｉｓｉｎｇ＿ｔｉｍｅ、ｐｅｒｉｏｄ和占空比设为相同，然后再通过时钟延时的设定来区分两者的不同相位。当然时钟延时的差值应该由所提之的组合逻辑延时决定。
另一种方法是只定义时钟ＣＬＫ１再用如下命令定义ＣＬＫ３
ｃｒｅａｔｅ＿ｇｅｎｅｒａｔｅｄ＿ｃｌｏｃｋ －ｎａｍｅ ＣＬＫ３ －ｓｏｕｒｃｅ Ｐ１ －
ｄｉｖｉｄｅ＿ｂｙ １ ＤＦＦ３／ｃｋ
这样，在布局布线之后做静态时序分析时，ＣＬＫ１被设为ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ Ｐｒｉｍｅｔｉｍｅ就可以根据两时钟之间的延时关系来算出ＣＬＫ３的特性包括时钟延时、时钟抖动等，无需再另行推算。而前一方法比较适用于布局布线之前的静态时序分析，因为这时所有的时钟都被设为理想的，其时钟延时、时钟抖动和时钟传输时间等都是根据实际情况来设定的。只有当源时钟为ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ时，Ｐｒｉｍｅｔｉｍｅ才会自动推算ＣＬＫ３的特性，否则仍需要设置。
２．２ 边界时钟
由于１００Ｍ以太网卡某些模块涉及到边界时钟，所以必须考虑边界时钟引起的时钟延时问题。所谓边界时钟是指某模块的输入输出和时序限制是以某个特定的时钟作基准的，而该时钟是由外部时钟分频得到的。
但在布局布线之后做静态时序分析时，并不用费心去计算边界时钟引起的时钟时延，而是把它交给Ｐｒｉｍｅｔｉｍｅ完成。正如前面所提到的，当源时钟为ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ时，Ｐｒｉｍｅｔｉｍｅ会自动计算所生成时钟的相关延时。
２．３ 输入输出延时的声明
做静态时序分析时要根据端口时序图声明输入输出延时，而不是根据内部延时确定端口时序。下面给出延时声明和端口时序声明之间的简单计算公式。假设时钟周期为Ｔ，时钟从端口到寄存器的延时是Ｔｘ，数据从端口到寄存器的延时是Ｔｙ，工艺给定的ｓｅｔｕｐ＿ｔｉｍｅ是Ｔｓｅｔｕｐ，ｈｏｌｄ＿ｔｉｍｅ是Ｔｈｏｌｄ，端口时序声明给出的输入数据在时钟采样沿之前保持有效的最小时间是Ｔｓｕ，输入数据在采样时钟沿之后保持有效的时间是Ｔｋｅｅｐ，端口时序声明给出采样时钟沿到输出数据有效的最长时间是Ｔｄｅｌａｙ。在做静态时序分析时应保证以下关系成立：
Ｔｓｕ＋Ｔｘ－Ｔｙ＞Ｔｓｅｔｕｐ (１)
Ｔｋｅｅｐ－Ｔｘ＋Ｔｙ＞Ｔｈｏｌｄ (２)
根据输入延时和输出延时的定义和公式（１）和（２），可以得出最大输入延时是：
Ｔｉｎｐｕｔ＿ｄｅｌａｙ＝Ｔ－Ｔｓｕ (３)
最大输出延时是：
Ｔｏｕｔｐｕｔ＿ｄｅｌａｙ＝Ｔ－Ｔｄｅｌａｙ (４)
根据公式（３）以及图５的端口时序图可以定义图５的最大输入延时是：
Ｔｉｎｐｕｔ＿ｄｅｌａｙ＝Ｔｃｌｋ－ｑ ＋ ＴＭ (５)
根据公式（４）以及图５的端口时序图可以定义图５的最大的输出延时是：
Ｔｏｕｔｐｕｔ＿ｄｅｌａｙ＝ＴＳ＋Ｔｓｅｔｕｐ (６)
２．４ 时序报告分析
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。因此分析静态时序分析的报告是非常必要的。
下面是以１００Ｍ以太网卡地址识别逻辑模块作静态时序分析时所产生的报告的一部分。
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Ｒｅｐｏｒｔ ｔｉｍｉｎｇ
－ｐａｔｈ ｆｕｌｌ
－ｄｅｌａｙ ｍａｘ
－ｍａｘ＿ｐａｔｈｓ １
Ｄｅｓｉｇｎ ＡＲＬｃｏｒｅ
Ｖｅｒｓｉｏｎ ２０００．０５－１
Ｄａｔｅ Ｆｒｉ Ｎｏｖ ２１ １５３８２５ ２００２
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Ｓｔａｒｔｐｏｉｎｔ ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ
ｆａｌｌｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ
Ｅｎｄｐｏｉｎｔ ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３
ｒｉｓｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ
Ｐａｔｈ Ｇｒｏｕｐ ＴＸＣ
Ｐａｔｈ Ｔｙｐｅ ｍｉｎ
Ｐｏｉｎｔ Ｉｎｃｒ Ｐａｔｈ
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ｃｌｏｃｋ ＴＸＣ ｆａｌｌ ｅｄｇｅ ５．００ １５．００
ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ
ｉｄｅａｌ １．００ １６．００
ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ
／ＣＰＮ ｄｆｐｆｂ１ ０．００ １６．００ ｆ
ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ／Ｑ
ｄｆｐｆｂ１ ０．５６ １６．５６ ｆ
ＡＲＬｄｐ／Ｕ３９４／Ｚ ａｎ０２ｄ１ ０．２５ １６．８０ ｆ
ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓ ＡＲＬｄｐ ０．００ １６．８０ ｆ
ＡＲＬｓｍ／ｎ＿ＤＡＶａｌｉｄｓ ＡＲＬｓｍ ０．００ １６．８０ ｆ
ＡＲＬｓｍ／Ｕ２６０／Ｚ ａｎ０４ｄ１ ０．２７ １７．０８ ｆ
ＡＲＬｓｍ／Ｕ２９４／Ｚ ａｏｒ２１ｄ１ ０．２７ １７．３４ ｆ
ＡＲＬｓｍ／Ｕ２９１／Ｚ ａｏｒ２１ｄ１ ０．３０ １７．６４ ｆ
ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３／Ｄ
ｄｆｃｒｑ２ ０．００ １７．６４ｆ
ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ １７．６４
ｃｌｏｃｋ ＴＸＣ ｒｉｓｅ ｅｄｇｅ ２０．００ ２０．００
ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ
ｉｄｅａｌ １．００ ２１．００
ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３／ＣＰ
ｄｆｃｒｑ２ ０．００ ２１．００ｒ
ｌｉｂｒａｒｙ ｈｏｌｄ ｔｉｍｅ ０．５０ ２１．５０
ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１．５０
．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．
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……
ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１．５０
ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ －１７．６４
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ｓｌａｃｋ ＭＥＴ ３．８６
从报告中可以看出它非常详细地报告了从Ｓｔａｒｔｐｏｉｎｔ ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ到 ＥｎｄｐｏｉｎｔＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３这条路径的时序关系，并且这条路径是满足保持时间的。
图5 时序电路及其端口时序图
静态时序分析在不同阶段的侧重点是不一样的。在布局布线前，往往更重视建立时间检查，而忽视保持时间检查。如果违背了建立时间，就必须重新优化。至于违背了保持时间，可以通过在布局布线后手工加入一定的延时来解决，在布局布线后，应重点检查保持时间。
在１００Ｍ以太网卡芯片设计中，通过做静态时序分析，确认了其设计的可靠性，为设计获得签字认可起到了保证性的作用。
静态时序分析是分析、诊断和确认设计的时序特性的方法。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。