嵌入式存储技术的发展已经使得大容量DRAM和SRAM在目前的系统级芯片(SOC)中非常普遍。大容量存储器和小容量存储器之间的折衷权衡使得各种尺寸的存储器变得切实可行，SoC也更像过去的板级系统。最新式的嵌入式存储器甚至增加了低功耗工作特性以满足手持系统的需求。

       大容量嵌入式存储器给SoC带来了诸如改善带宽和降低功耗等只能通过采用嵌入技术来实现的各种好处。SoC中内嵌DRAM和/或大容量SRAM模块是否切合实际并取得成功主要依赖于制造工艺。高度可制造的存储器结构可以解决影响SoC设计的成本、上市时间和风险问题。

       虽然SRAM一直是SoC中的主要部件，但在过去的几年，单片SoC中SRAM块的大小和数量开始猛增。带150个SRAM块的芯片并不稀奇，一些内核容量甚至达到1Mb～8Mb。

       与此同时，DRAM可 制造性的提高已使得大容量DRAM模块的应用迅速增加。甚至在游戏机和便携式摄像机所用的ASIC中都包含了DRAM内核。以东芝为例，其嵌入式DRAM系统常常最先采用新一代制造技术。随着芯片制造向更细工艺发展，SoC中内嵌DRAM的数量和大小也不断增加。在180纳米工艺下，系统ASIC一般采用两块DRAM，总存储容量最大可到64Mb左右。而在目前的130和90纳米工艺下，一般系统会采用四块以上DRAM内核，最大容量为120Mb。

       从制造的角度看，大块和小块存储器的制造难度差不多。不过，在大存储器和小存储器之间的权衡折衷要考虑对性能、芯片面积的一些影响。这些权衡不那么简单，所以如果用户要在使用较少的大块存储器与使用较多的小块存储器之间做选择的话，最好咨询一下半导体供应商的应用工程师。

       甚至在制造之前，大的存储器块必须很好满足后端布局布线的要求。目前在超大块的存储器顶层布线的能力已经使得它们对于布局布线环境来说更加友好了。

       带公共BIST模块的测试方案也已经变得很友好。如今，用户可以在众多面向嵌入式存储器测试方案中进行选择，有些方案需要晶圆级存储器测试器，而有些非常依赖于BIST结构。针对给定设计选择最好的测试方案，需要用户和硅片供应商一起详细讨论。

       大的DRAM模块变得更加“友好”的另一个方面是其功耗。从180纳米向130纳米转换时功耗已经得到极大的改善。在130纳米工艺下，一个分页写模式的DRAM功耗只有180纳米工艺下的34%。待机功耗也降到了180纳米下的24%，而停止工作时的功耗只有180纳米下的12%。功耗的减少有助于推动大的嵌入式DRAM在便携式摄像机和手机SoC中的应用。

       嵌入式存储器的繁荣完全归功于新的集成工艺技术的成功，开发这些工艺技术的初始阶段就考虑了大存储器。工艺一代比一代更加精良，保证了含有SRAM或DRAM芯片的高成品率。仅仅在这个层面上，就可以预言ASIC厂商能提供具有成本效益的嵌入式存储器。

       基于这个原因，用户可以预计SRAM和内嵌沟道型DRAM将是未来SoC的流行选择。除了成本的降低，采用这类存储器可以把上市时间和设计风险降到最低。要得到这些好处，用户要注意的是必须有效利用其工艺供应商的存储器IP，因为制造工艺要结合专门的存储器结构才能发挥作用。

       针对非易失性存储要求，东芝公司已经发现，在一个堆叠裸片封装中将SoC和现成的闪存结合在一起可以工作得非常好，而且成本较低。另外，SRAM对于小的、高速的SoC存储器来说是理想选择，而嵌入式沟道型DRAM适合于满足大的存储块需要。