专用集成电路的设计分为正向设计和反向设计2大类。反向设计有样品可以解剖甚至仿效，实质上是一种仿制型的设计。与反向设计相比，正向设计在设计上有较大的难度，他是面向应用对象，以满足用户要求为目的的设计。本文介绍的电路设计属于正向设计，这是一块规模较小的专用芯片，本文将主要介绍逻辑原理设计部分。

      1　功能原理简述
　　
      按照应用要求，该芯片需要实现以下功能：
　　
      （1）同时设置24 h之内的两路闹钟，并以不同的频率进行响闹。若没有关断信号，闹响可以持续59 min，除了关断信号以外，在闹响的59 min之内也可以利用6 min打盹功能进行暂时关断（即：按下打盹功能后，可以使闹响暂停6 min）。
　　
      （2）时间显示可对12 h AM／PM或24 h两种方式进行切换，并内置上下／快慢时间设置功能。
　　
      （3）采用电网的50／60 Hz频率作为频率基准，同时内置适应电池后备方式的RC振荡器。
　　
      根据正向设计的一般流程［1］，应用的功能要求和电参数要求确定整个电路的性能要求，再选定实现设计的电路类型和工艺类型，然后就可以进行整个电路功能级的设计。
　　
      内部RC振荡器和外部电网为整个电路提供系统时钟和计数时钟，2个不同的闹响频率也是由内部振荡器产生的，电路在使用电网交流电时，首先使其通过内置的施密特触发器，去掉交流电中的噪声，当电网掉电时，内部振荡器能替代电网产生系统所需时钟，并对某些设置和输出功能进行限制。几个计数器分别提供要显示的时间，并可以通过输入控制器的输出脉冲进行设置，时间计数器和闹响计数器的比较输出和其他控制信号一起通过输出控制器控制响闹输出。显示控制器输出控制解码驱动器对应的显示输入，响闹计数和时间计数的小时计数都是按24 h制计数的，在解码驱动时根据显示模式需要和小时计数最高位共同控制解码输出。

      2　各功能模块的实现

      2．1　三态输入电路
　　
      为了减小芯片面积，尽量节省芯片引脚，本芯片中采用了三态输入电路。这种输入电路中利用了悬空态等效于输入中间电平的一种工作方式，用于控制输入或者地址输入端，不适用于数据输入端，除了逻辑结构图中表示出来的以外，还在其他模式选择端也用了这种电路，每个三态输入电路前面都是开关输入。采用CMOS 工艺，并利用CMOS工艺的宽工作电压范围（VDD＝12 V），这种电路的原理图如图2所示，图中管子的宽长比根据工艺和电路的性能要求确定。
　　　　
      当输入高电平或者低电平时，T5，T4分别处于截止状态；当输入端悬空时，由于T1，T2的分压作用，相当于输入中间电平，T4，T5都导通，其他管子保证电路的可靠输出。

      2．2　可逆计数电路
　　
      在数字系统中计数器是使用最多的时序电路，计数器可以用来对时钟脉冲计数，也可以用来作为定时、分频和执行数字运算等。根据脉冲引入方式的不同分别有同步计数和异步计数。相对而言，异步计数器具有电路结构简单的优点，但速度较慢，并且随着位数的增加，时延也大大增加。根据设计要求，时钟计数和闹响计数器都是可逆计数器。结合同步计数和异步计数的特点，采用2种计数方式共同完成这2个定时计数器。首先，这2个计数器分别由分钟计数和小时计数两部分电路组成，分钟计数和小时计数的模值分别为60和24。对于分钟计数器可以先将计数脉冲进行2分频，再用2个同步计数器分别进行5分频和6分频，这3个分频计数器之间是异步关系，这样就可以实现模值为60的计数。5分频和6分频同步可逆计数器［2］可以按照不同的状态转移顺序分频，但对于计数器的最高位状态，作为下一级同步计数器的触发脉冲，在同一个分频周期内只能翻转一次，且不触发下一级的同步计数器。当一个分频周期完毕，最高状态翻转的同时触发下一级同步计数器。由于是可逆计数器，当进行反向计数时，触发脉冲也是反向触发的。在本芯片设计中，所有的D触发器都是上升沿触发，所有D触发器的Q端作为计数输出，QN＝Q，且D／U＝1，加法计数；D／U＝0，减法计数。
　
      同理，可将分钟输出最高位引入到小时计数器的时钟脉冲，依次进行2分频、6分频、2分频，实现24分频计数。最终，由分钟和小时计数器共同构成一个24×60的可逆计数器。
　　
      本芯片的时间计数器和闹响计数器进行时间设置时不是采用分钟和小时分别调节，而是在时间设置端输入不同电平或者脉冲进行上下／快慢调节，通过在分钟计数器的输入端引入高频率的脉冲实现小时调节。
　　
      睡眠计数器是一个模为60的减法计数器，秒计数器是一个模为60的加法计数器。因为在本芯片中有时间显示，2个闹响显示、秒显示、睡眠显示功能，这些显示都是共用同一个输出解码驱动电路，因此所有计数器的输出必须按照同样的状态转移顺序。设计这些计数器时必须考虑他的自启动特性。

      2．3　输出解码驱动电路
　　
      输出解码电路的输入端为计数器输出，输出端对应相应十进制数的LED显示段位。解码原理为：先将二进制输入转换为对应十进制数的输出函数，然后再确定对应某一个共同段位的十进制数。例如：在本芯片中，分钟十位的 十进制1对应于二进制001（Q3Q2Q1），4对应于110，输出函数(低电平有效)f(1)=Q1+Q2；f(4)=Q1+Q2；又因为LED显示从0～5中除了1和4之外，段a都显示有效（低电平有效），所以段a可以用逻辑表示为：f（1）＆f（4）。
　　
      依此类推：可以将LEC显示面板中对应的4位十进制数的段位都可以表示出来。不过本芯片中采用动态扫描显示法[3],将几个段位共用一个输出，大量减少输出引脚，用13个输出来表示27个段位的显示。

      3　结　语
　　
      在Cadence设计环境下完成该芯片逻辑设计、仿真以及版图绘制和验证部分，由于规模较小，版图采用全手工布线，将芯片面积尽可能缩小。该芯片采用CMOS7μm铝栅高压工艺制造。