本次设计使用了Altera LPM库中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于与主处理器，如单片机或DSP进行数据接口。为了便于观察系统输出，调试过程中使用的FIFO深度值只设置为4。

　　（1）仿真激励源：同步时钟CLK，写使能WE，八位数据输入端口DATA；

　　（2）仿真期望结果：当主处理器向FIFO写完一帧像素点数据后，READY信号输出值为零，同时，FIFO封锁输入通道，外部数据不能再写入FIFO。此时，PROCESS EN信号输出为1，通知Sobel滤波处理模块从FIFO中读像素点数据，当ΠFO的数据全部输出后，FIFO重新变为空，READY信号恢复为有效高电平，主处理器查询到这个信号后，启动下一帧图形数据的传输。

　　（3）仿真结果及分析：FIFO的仿真结果如图1 所示。从图中可以看出，主处理器写完四个像素点数据后，Q[8..1］按照先入先出的顺序，逐个输出获取的像素数据12、13、14。在此期间，READY信号为无效电平（低），所以外部输入的数据16、17、18不能存入FIFO。当所有的像素点数据全部输出后，READY信号重新有效，同时PROCESS EN有效。综上所述，FIFO的设计是合理的。

　　图1 FIFO的仿真结果

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